चिप निर्माण की नई क्रांति: TSMC की CoWoS टेक्नोलॉजी AI के लिए अनिवार्य क्यों बनी?
ट्रांजिस्टर के सिकुड़ने की सीमाओं के बीच, आर्टिफिशियल इंटेलिजेंस का भविष्य अब उन्नत सेमीकंडक्टर पैकेजिंग और ताइवान की अग्रणी कंपनियों पर निर्भर हो गया है।
पैकेजिंग अब केवल सुरक्षात्मक कवच नहीं: AI क्रांति का मुख्य आधार
दुनिया भर में आर्टिफिशियल इंटेलिजेंस (AI) के लिए आवश्यक बुनियादी ढांचा तैयार करने की होड़ तेज हो गई है, ऐसे में सेमीकंडक्टर उद्योग में अरबों डॉलर का निवेश एक ऐसे क्षेत्र की ओर मुड़ गया है जिसे पहले प्रौद्योगिकी जगत में बहुत आकर्षक नहीं माना जाता था। यह क्षेत्र है एडवांस्ड चिप पैकेजिंग (advanced packaging)। अतीत में पैकेजिंग का मुख्य काम केवल सिलिकॉन चिप को बाहरी कारकों से बचाना और उसे सर्किट बोर्ड के साथ जोड़ने के लिए विद्युत कनेक्शन प्रदान करने तक सीमित था। आज यह दुनिया के सबसे शक्तिशाली प्रोसेसर के निर्माण में सबसे बड़ी बाधा यानी बॉटलनेक (bottleneck) बन गया है।
इंटेल के पूर्व चीफ एग्जीक्यूटिव और वर्तमान में प्लेग्राउंड ग्लोबल (Playground Global) के पार्टनर पैट जेलसिंगर ने हाल ही में ताइपे में कहा कि पैकेजिंग हमेशा एक ऐसी चीज रही थी जिसकी कोई चिंता नहीं करता था। लेकिन अब स्थिति पूरी तरह बदल चुकी है। जेलसिंगर के अनुमान के अनुसार, आज के आधुनिक ग्राफिक्स और सेंट्रल प्रोसेसिंग यूनिट्स में 10 या उससे अधिक और कभी-कभी 20 तक अलग-अलग चिप्स को एक साथ जोड़ा जाता है। इस कारण एक पूरी चिप उत्पाद के कुल मूल्य में आधा (50 प्रतिशत) हिस्सा केवल एडवांस्ड पैकेजिंग का हो सकता है।
इस वैश्विक दौड़ में ताइवान की अग्रणी कंपनी TSMC (Taiwan Semiconductor Manufacturing Company) अपनी अत्याधुनिक चिप-ऑन-वेफर-ऑन-सबस्ट्रेट यानी CoWoS पैकेजिंग तकनीक के साथ बाजार में सर्वोच्च स्थान रखती है। बाजार अनुसंधान संस्था Yole Group की रिपोर्ट के अनुसार, वर्ष 2026 में पारंपरिक पैकेजिंग की तुलना में एडवांस्ड पैकेजिंग से होने वाली आय के पहली बार आगे निकल जाने का अनुमान है, और इस क्षेत्र में पूंजी निवेश 28 अरब डॉलर तक पहुंचने की संभावना है। AI प्रोसेसर की असाधारण मांग को पूरा करने के लिए वर्तमान में TSMC की पैकेजिंग क्षमता कम पड़ रही है, जिसके कारण अन्य सेमीकंडक्टर निर्माताओं के लिए नए अवसर पैदा हुए हैं।
पारंपरिक पैकेजिंग से एडवांस्ड पैकेजिंग तक का सफर
सेमीकंडक्टर चिप्स के इतिहास में दशकों तक मूर का नियम (Moore's Law) चलता रहा, जिसमें हर दो साल में सिलिकॉन डाई (silicon die: प्रोसेसर का मूल चौकोर टुकड़ा) पर ट्रांजिस्टर की संख्या दोगुनी करने का प्रयास होता था। ट्रांजिस्टर (transistor) यानी विद्युत प्रवाह को नियंत्रित करने वाली अति सूक्ष्म स्विच। लेकिन अब इन ट्रांजिस्टरों को और छोटा करना तकनीकी रूप से अत्यंत जटिल और खर्चीला हो गया है। एक ही बड़ी मोनोलिथिक (monolithic) चिप पर सब कुछ समाहित करने से उत्पादन में खामियां (yield degradation) बढ़ती हैं और लागत अत्यधिक बढ़ जाती है।
इस समस्या के समाधान के रूप में एडवांस्ड पैकेजिंग सामने आई है, जो फैब्रिकेशन सुविधा (fab) और पारंपरिक पैकेजिंग के बीच एक कड़ी के रूप में काम करती है। एडवांस्ड पैकेजिंग विभिन्न घटकों को एक ही उपकरण में जोड़ने की अनुमति देती है। इसमें हेटेरोजेनियस इंटीग्रेशन (heterogeneous integration) संभव हो पाता है, जिसमें एडवांस्ड नोड्स (process nodes) का उपयोग केवल कोर लॉजिक प्रोसेसर के लिए किया जाता है, जबकि एनालॉग या इनपुट-आउटपुट (I/O) जैसे घटकों के लिए पुरानी और सस्ती तकनीक का उपयोग किया जाता है। इस पद्धति में मल्टी-चिप मॉड्यूल्स, 2.5D और 3D ICs, सिस्टम-इन-पैकेज और डाई स्टैकिंग जैसी पद्धतियां शामिल हैं।
- सिलिकॉन इंटरपोजर का निर्माणचिप्स के बीच तेज़ कनेक्शन के लिए अति घनत्व वाले वायरिंग और थ्रू-सिलिकॉन वायस (TSV) के साथ सिलिकॉन की मध्यवर्ती परत तैयार की जाती है।
- प्रोसेसर और मेमोरी का कनेक्शनमुख्य प्रोसेसर डाई (GPU/CPU) और हाई-बैंडविड्थ मेमोरी (HBM) मॉड्यूल्स को माइक्रो-बम्प्स के जरिए इंटरपोजर पर एक-दूसरे के बेहद करीब बैठाया जाता है।
- वेफर-लेवल प्रोसेसिंगइंटरपोजर और चिप्स के पूरे समूह को वेफर स्तर पर टेस्टिंग कर एक एकल यूनिट के रूप में एकीकृत किया जाता है।
- पैकेज सबस्ट्रेट पर स्थापनापूरी तरह से तैयार चिप-ऑन-वेफर यूनिट को अंतिम पैकेज सबस्ट्रेट पर व्यवस्थित करके मदरबोर्ड से जोड़ने योग्य बनाया जाता है।
सिग्नलों को एक चिप से दूसरी चिप तक पहुँचने के लिए तय की जाने वाली दूरी को कम करके एडवांस्ड पैकेजिंग कार्यक्षमता में भारी वृद्धि करती है। चिपलेट्स (chiplets: छोटी विशिष्ट चिप्स) के बीच उच्च गति के कनेक्शन प्रदान करने के लिए यूनिवर्सल चिपलेट इंटरकनेक्ट एक्सप्रेस (UCIe) जैसे वैश्विक मानक भी विकसित किए गए हैं। इंटेल अपनी सिलिकॉन ब्रिज आधारित EMIB तकनीक का उपयोग करती है, जबकि TSMC सिलिकॉन इंटरपोजर आधारित CoWoS आर्किटेक्चर पर भरोसा करती है।
CoWoS तकनीक कैसे काम करती है?
TSMC की CoWoS (Chip-on-Wafer-on-Substrate) एक 2.5D पैकेजिंग समाधान है। सरल भाषा में समझें तो, यह एक ऐसा बहुमंजिला पुल है जिस पर प्रोसेसिंग चिप और अति-तेज मेमोरी मॉड्यूल्स को एक-दूसरे के बिल्कुल करीब बैठाया जाता है। सामान्य मदरबोर्ड पर चिप और मेमोरी के बीच के तार लंबे होते हैं, जिससे डेटा के आवागमन में समय लगता है और ऊर्जा का व्यय होता है। CoWoS इस दूरी को नगण्य बना देती है।
અબજ ડૉલર
इस आर्किटेक्चर में सिलिकॉन इंटरपोजर (silicon interposer: चिप्स के बीच अत्यंत घनत्व वाले कनेक्शन प्रदान करने वाली सिलिकॉन की मध्यवर्ती परत) पर मुख्य प्रोसेसर (जैसे कि Nvidia या AMD का GPU) और हाई-बैंडविड्थ मेमोरी (HBM) को व्यवस्थित किया जाता है। सूक्ष्म बम्प्स (micro-bumps) के माध्यम से ये घटक इंटरपोजर के साथ जुड़ते हैं, और इंटरपोजर स्वयं थ्रू-सिलिकॉन वाया (TSV: सिलिकॉन से गुजरने वाले ऊर्ध्वाधर सुचालक छिद्र) के माध्यम से नीचे के मुख्य सबस्ट्रेट से जुड़ता है। इस व्यवस्था से प्रचंड मात्रा में डेटा सेकंड के अति सूक्ष्म भाग में प्रोसेसर और मेमोरी के बीच प्रवाहित हो सकता है, जो AI मॉडल्स के प्रशिक्षण और गणना के लिए जीवनरेखा समान है।
बाजार के आंकड़े और उत्पादन क्षमता की खींचतान
दुनिया भर में Nvidia, AMD, Broadcom और अपने स्वयं के AI प्रोसेसर विकसित करने वाली क्लाउड कंपनियाँ TSMC की CoWoS क्षमता पर पूरी तरह निर्भर हैं। लेकिन वैश्विक स्तर पर मांग इतनी प्रचंड है कि TSMC अकेले दम पर ऑर्डर पूरे नहीं कर पा रही है। इस कमी के कारण अन्य कंपनियों और आपूर्तिकर्ताओं के लिए नए दरवाजे खुल गए हैं।
उद्योग के सूत्रों के अनुसार, Nvidia ताइवान की ASE Technology की सहायक कंपनी सिलिकॉनवेयर प्रिसिजन इंडस्ट्रीज (SPIL) में CoWoS क्षमता बढ़ाने के लिए अरबों डॉलर की फंडिंग प्रदान कर रही है। इस वित्तीय सहायता से नई फैक्ट्रियां और पैकेजिंग उपकरण स्थापित किए जा रहे हैं। दूसरी ओर, AMD कंपनी ने भी पूरे ताइवान के सेमीकंडक्टर उद्योग में 10 अरब डॉलर से अधिक के निवेश की घोषणा की है, जिसमें ASE, SPIL और Powertech के साथ साझेदारियां शामिल हैं।
| टेक्नोलॉजी का नाम | विकसित करने वाली संस्था | प्लेटफॉर्म प्रकार | मुख्य विशेषता और उपयोग |
|---|---|---|---|
| CoWoS (Chip-on-Wafer-on-Substrate) | TSMC | 2.5D सिलिकॉन वेफर | सिलिकॉन इंटरपोजर के जरिए प्रोसेसर और HBM का कनेक्शन; Nvidia और AMD द्वारा व्यापक उपयोग। |
| EMIB | Intel | सिलिकॉन ब्रिज | चिप्स के बीच कनेक्शन के लिए सबस्ट्रेट में ही सिलिकॉन ब्रिज का उपयोग करके लागत कम करता है। |
| Panel-Level Packaging (PLP) | Powertech (PTI) | आयताकार पैनल | बड़े पैनल से सामग्री की बर्बादी कम होती है; Broadcom और AMD के साथ मिलकर विकास। |
| CoPoS (Chip-on-Panel-on-Substrate) | TSMC | आयताकार पैनल | भविष्य के विशाल AI पैकेजिंग के लिए TSMC की प्रायोगिक पायलट लाइन टेक्नोलॉजी। |
AMD की मुख्य कार्यकारी लिसा सु ने ताइपे में रॉयटर्स को बताया कि उच्च प्रदर्शन वाले कंप्यूटिंग के लिए CoWoS और उन्नत पैकेजिंग अत्यंत महत्वपूर्ण हैं और उद्योग को कुल मिलाकर कहीं अधिक पैकेजिंग क्षमता की तत्काल आवश्यकता है।
पैनल-लेवल पैकेजिंग: TSMC के अलावा नए विकल्प
TSMC की कमी के कारण ताइवान की छोटी आपूर्तिकर्ता कंपनी Powertech Technology (PTI) जैसी संस्थाओं के लिए बड़ा अवसर पैदा हुआ है। कंपनी के चेयरमैन डी. के. त्साई ने कहा कि हर कोई TSMC के अलावा विकल्प तलाश रहा है और कोई भी उस पर पूरी तरह निर्भर नहीं रहना चाहता। Powertech अब पैनल-लेवल पैकेजिंग (panel-level packaging) पर ध्यान केंद्रित कर रही है।
पारंपरिक रूप से सिलिकॉन वेफर गोल (round wafer) होते हैं, जिनके किनारों पर जगह की बर्बादी होती है। पैनल-लेवल पैकेजिंग में गोल वेफर के बजाय विशाल आयताकार पैनलों का उपयोग होता है। इस पद्धति से एक ही उत्पादन राउंड में कहीं अधिक चिप्स पैक की जा सकती हैं और सामग्री की बर्बादी बहुत कम होती है। Microsoft Azure के हार्डवेयर प्रमुख रानी बोरकर ने भी पुष्टि की है कि बड़ी AI चिप्स के लिए पैनल पैकेजिंग सामग्री की बर्बादी को कम करने में सहायक है।
Powertech इस तकनीक को विकसित करने के लिए AMD और Broadcom के साथ काम कर रही है और सिंगापुर में Broadcom के साथ मिलकर उन्नत पैकेजिंग जॉइंट वेंचर में 400 मिलियन डॉलर का निवेश करने की योजना रखती है, जहां 2028 तक उत्पादन शुरू हो सकता है। इसके मुकाबले प्रतिस्पर्धा करने के लिए TSMC भी अपनी पैनल तकनीक CoPoS (chip-on-panel-on-substrate) विकसित कर रही है और इसकी पायलट लाइन तैयार कर चुकी है, हालांकि वर्तमान में CoWoS ही उसका मुख्य हथियार है।
टोक्यो इलेक्ट्रॉन ताइवान के अध्यक्ष सीजी नाकामा और अमेरिकी उपकरण निर्माता एप्लाइड मैटेरियल्स (Applied Materials) के उपाध्यक्ष श्री केसाप्रगडा के अनुसार, सेमीकंडक्टर उपकरण बनाने वाली कंपनियों के लिए भी उन्नत पैकेजिंग अगले 3 से 5 वर्षों में एक विशाल बाजार बनकर उभर रहा है।
TSMC का इतिहास और वैश्विक सेमीकंडक्टर प्रभुत्व
आज उन्नत पैकेजिंग में अग्रणी रही TSMC की स्थापना 1987 में ताइवान के शिनचू साइंस पार्क (Hsinchu Science Park) में हुई थी। मॉरिस चांग (Morris Chang) द्वारा स्थापित यह कंपनी दुनिया की पहली समर्पित कॉन्ट्रैक्ट चिपमेकर (foundry) थी। ताइवान सरकार ने 48.3 प्रतिशत प्रारंभिक पूंजी दी थी, जबकि डच कंपनी Philips ने 58 मिलियन डॉलर का निवेश करके 27.6 प्रतिशत हिस्सेदारी ली थी और तकनीक हस्तांतरित की थी।
आज TSMC वैश्विक फाउंड्री बाजार में लगभग 70 प्रतिशत हिस्सेदारी रखती है और वर्ष 2026 तक गैर-अमेरिकी कंपनियों में मार्केट कैपिटलाइजेशन में शीर्ष स्थान पर थी। 2022 में ताइवान का इंटीग्रेटेड सर्किट निर्यात 184 अरब डॉलर था, जो ताइवान के जीडीपी का लगभग 25 प्रतिशत है। कंपनी 2 माइक्रोन से लेकर 3 नैनोमीटर और 2025 तक 2 नैनोमीटर के प्रोसेसर बनाने की क्षमता रखती है।
वैश्विक सप्लाई चेन में संभावित व्यवधान और भू-राजनीतिक जोखिमों से बचने के लिए TSMC ने जापान के कुमामोटो में 8.6 अरब डॉलर की लागत से JASM फैब और अमेरिका के एरिज़ोना में 12 अरब डॉलर के निवेश के साथ नए कारखाने स्थापित करना शुरू किया है। हालाँकि, उन्नत CoWoS पैकेजिंग क्षमता अभी भी मुख्य रूप से ताइवान में ही केंद्रित होने के कारण, यह वैश्विक AI अर्थव्यवस्था का सबसे संवेदनशील केंद्र बनी हुई है।
